IBM показала 0,7-нм техпроцесс для чипов с 3D-транзисторами
IBM представила исследовательский техпроцесс 0,7 нм, или 7 ангстрем, и новую архитектуру NanoStack, в которой транзисторы начинают расти не только по площади кристалла, но и по вертикали. Компания рассчитывает, что такой подход даст до 50% прироста производительности или до 70% выигрыша по энергопотреблению относительно собственного 2-нм процесса. До серийного выпуска, впрочем, далеко: в IBM ориентируются на горизонт после 2030 года.
Речь идёт не о готовом производственном узле для контрактных фабрик, а о демонстрации следующего этапа миниатюризации. IBM остаётся одним из немногих игроков, кто продолжает публиковать исследования по транзисторной архитектуре после ухода из собственного массового производства. Для рынка это важный маркер: привычное «ужатие» в плоскости почти исчерпало ресурс, и дальнейший рост плотности всё чаще связывают с вертикальной компоновкой.
Нынешний этап для IBM и её партнёров выглядит скромнее. Компания вместе с японской Rapidus работает над выводом 2-нм производства с транзисторами типа GAA, где канал со всех сторон охватывает затвор. Rapidus собирается запустить пилотную линию в 2025 году и начать выпуск 2-нм чипов к 2027-му, поэтому анонс 0,7 нм стоит читать как технологический ориентир на следующее десятилетие, а не как близкий коммерческий продукт.
NanoStack развивает идею GAA, но переносит масштабирование в третье измерение. Если в нанолистовых структурах транзисторы по-прежнему располагаются на кристалле в основном планарно, то новая схема предполагает вертикальное размещение элементов со смещением. По сути, это родственник концепции CFET, которую несколько лет продвигает бельгийский исследовательский центр IMEC и которую отрасль рассматривает как кандидата на эпоху «ангстремных» норм.
3D-транзисторы IBM после 2 нм
IBM объясняет выбор просто. У нанолистовых GAA-транзисторов хороший контроль канала и меньше утечек, чем у FinFET, но дальнейшее повышение плотности требует уже не только уменьшения размеров, но и нового способа компоновки. Вертикальная укладка должна сохранить электрические параметры на уровне нанолистов или улучшить их за счёт более тонкой развязки и отдельной настройки верхнего и нижнего каналов.
Заявленные показатели для исследовательского образца такие:
- почти 100 млрд транзисторов на кристалле размером с ноготь
- примерно двукратный рост плотности против 2-нм GAA IBM образца 2021 года
- до 50% прироста производительности при том же энергопотреблении
- до 70% экономии энергии при той же производительности
- до 40% более высокая масштабируемость SRAM
Последний пункт для отрасли не менее важен, чем сами вычислительные блоки. В ИИ-ускорителях всё чаще упираются не в число транзисторов как таковое, а в объём быстрой памяти рядом с матричными ядрами. Чем больше SRAM удаётся разместить на том же кристалле, тем меньше обращений к внешней памяти HBM и ниже затраты на передачу данных, которая давно стала одной из главных статей энергопотребления в дата-центрах.
Это совпадает с общим курсом рынка. TSMC после N2 готовит A16 и A14, Intel продвигает узлы 18A и 14A, Samsung тоже делает ставку на GAA. Все три компании на разных этапах обсуждают переход к стековым или комплементарным 3D-структурам после конца десятилетия. IMEC в своих дорожных картах также выводит CFET на рубеж около 2030 года, так что сроки IBM не выбиваются из общей логики отрасли.
Для самой IBM этот анонс ещё и напоминание о её роли в цепочке разработки технологий. Компания не конкурирует с TSMC или Samsung как массовая фабрика, зато регулярно показывает ранние архитектуры, которые затем находят дорогу в коммерческие процессы партнёров. Так было и с 2-нм GAA-структурами, которые IBM показала в 2021 году, а теперь пытается закрепить за собой следующий шаг.
Коммерческий тест для NanoStack наступит ближе к 2030-м, когда производителям придётся решать уже не только литографические задачи, а и вопросы тепла, межсоединений и выхода годных кристаллов при вертикальной укладке. По оценке McKinsey, мировые вложения в инфраструктуру ИИ могут превысить $1 трлн к 2030 году, и снижение энергопотребления чипов становится для этого рынка не факультативной, а инженерной необходимостью.
