KAIST оценил предел масштабирования транзисторов ниже 4 нм

Исследователи из KAIST предложили способ заранее рассчитывать, до каких размеров можно уменьшать транзисторы, не доводя дело до серии дорогих экспериментов. В работе на атомном уровне они показали, что предел миниатюризации не сводится к одной универсальной цифре и зависит от материала канала, металла контакта и его геометрии. Для части конфигураций модель дала границу ниже 4 нм, то есть меньше уровня, который обычно считают практическим пределом для таких структур.

Речь идет о фундаментальной проблеме современной микроэлектроники. Производители уже говорят о 2-нм техпроцессах, однако маркетинговое обозначение узла давно не равно реальному размеру всех элементов транзистора. По мере уменьшения активных областей растут утечки тока, а квантовое туннелирование начинает мешать нормальному переключению. На этом этапе классические модели работают все хуже, а цена ошибки в разработке растет.

Команда под руководством профессора Ён-Хуна Кима использовала расчеты «из первых принципов», то есть без подгонки параметров под уже известные измерения. В основе лежит методика MS-DFT, расширяющая стандартную теорию функционала плотности для моделирования не только материалов, но и целых электронных устройств с интерфейсами металл-полупроводник. Исследователи воспроизвели вычислительный вариант метода длины переноса, который в промышленности применяют для оценки контактного сопротивления.

В качестве тестовой платформы они выбрали монослой MoS2, один из самых обсуждаемых двумерных полупроводников для будущих транзисторов. Модель показала, что глубина проникновения электронов в канал и уровень утечек зависят не только от самого полупроводника, но и от работы выхода металла, а также от формы контакта. Иными словами, критическая длина, на которой туннелирование начинает разрушать управление током, не является фиксированной константой.

Главный практический вывод в том, что предел можно сдвигать инженерно. В ряде конфигураций расчетная критическая длина оказалась ниже 4 нм. Авторы также предлагают комбинировать двумерные материалы с разными свойствами, чтобы одновременно снижать энергопотребление и сохранять управляемость канала. Для отрасли это важнее академической аккуратности, чем может показаться: изготовление опытных пластин на узлах следующего поколения обходится в миллионы долларов, и любая возможность отсеять неработающие варианты на стадии моделирования экономит время и деньги.

Предел масштабирования транзисторов

Полупроводниковая индустрия уже несколько лет живет в режиме, когда уменьшение «нанометров» перестало быть прямой мерой геометрии. У TSMC и Samsung массовые 2-нм процессы ожидаются в 2025-2026 годах, Intel готовит узлы 18A и следующие поколения с транзисторами RibbonFET и новой схемой питания. За каждым таким шагом стоит одна и та же задача: сохранить контроль над током, когда длина канала, толщина диэлектрика и параметры контактов выходят на атомный масштаб.

Именно поэтому производители давно ушли от плоских транзисторов к FinFET, а теперь переходят к gate-all-around-структурам. Они лучше удерживают канал под контролем затвора и позволяют продолжать масштабирование там, где старые схемы уже дают слишком высокие утечки. Однако даже gate-all-around не отменяет фундаментальную проблему контактов: если электроны начинают проходить через барьеры слишком легко, логический «ноль» становится дорогим удовольствием.

Двумерные материалы в этом контексте обсуждают не первый год. Помимо MoS2, в лабораториях тестируют WS2, WSe2 и другие однослойные полупроводники, поскольку экстремально малая толщина канала помогает лучше подавлять короткоканальные эффекты. В 2023 году IBM и Samsung отдельно демонстрировали исследования в области вертикальных и 2D-транзисторных структур, а европейский центр imec регулярно включает подобные материалы в дорожные карты после 2030 года. До фабричного конвейера от этих работ еще далеко, но именно на таком уровне сейчас ищут запас для следующего витка масштабирования.

Есть и экономическая причина интереса к подобным моделям. По оценкам отраслевых ассоциаций, строительство современной фабрики уже требует инвестиций порядка 20-30 млрд долларов, а разработка нового техпроцесса занимает годы. Если вычислительная модель позволяет заранее понять, какой металл или какая геометрия контакта упрется в утечки, это сокращает число итераций еще до запуска дорогостоящего производства. В микроэлектронике такой фильтр ценят не меньше, чем новый материал.

• TSMC и Samsung готовят массовые 2-нм узлы в 2025-2026 годах
• Intel переводит новые поколения на gate-all-around-транзисторы
• Современная фабрика обходится отрасли в десятки миллиардов долларов
• 2D-материалы рассматривают как платформу для узлов после 2030 года

Работа KAIST не обещает мгновенного перехода к суб-4-нм физическим каналам в серийных чипах. Она задает более узкий и полезный вопрос: какие комбинации материалов и контактов стоит проверять на практике. Ответ на него отрасль получит быстро, потому что гонка за следующим поколением транзисторов уже идет, а первые решения для узлов за пределами 2 нм производителям понадобятся до конца десятилетия.