Samsung показала 3D-транзистор с шагом затвора 42 нм

Samsung Electronics представила прототип логического 3D-транзистора с шагом затвора 42 нм. Компания заявляет, что это минимальный показатель для промышленно реализуемой многослойной структуры такого типа. Разработку показали на VLSI Symposium 2026, а целевыми сценариями Samsung называет ИИ-ускорители и чипы для высокопроизводительных вычислений.

Проектом занимался отдел Logic TD в полупроводниковом исследовательском центре Samsung. Речь идет о 3D Stacked FET, или 3DSFET, где транзисторы размещаются не только рядом, но и друг над другом. Такой подход нужен отрасли по понятной причине: обычное уплотнение логики упирается в паразитные помехи, утечки и пределы изоляции между элементами на плоскости.

Samsung утверждает, что смогла превзойти прежний отраслевой ориентир в 48 нм. Для этого инженеры увеличили число нанолистов канала до шести на ячейку, по три сверху и снизу, и заменили боковое соединение транзисторов на прямой вертикальный контакт RBC. Дополнительно компания применила промежуточную диэлектрическую изоляцию MDI, чтобы точнее разделять n-FET и p-FET в одном стеке.

По данным Samsung, опытные образцы показали рабочие электрические параметры и приемлемую равномерность по пластине для обоих типов транзисторов. Для лабораторной демонстрации это важнее громких обещаний по производительности: без стабильности на уровне пластины любой рекордный шаг затвора остается красивым слайдом. Следующий этап компания описывает прозаичнее, чем маркетологи обычно любят: это выпуск тестовых цепей, в том числе SRAM-блоков, для проверки полной 3D-логики.

3D-транзисторы Samsung: история подхода

Идея вертикальной компоновки давно работает в памяти. Samsung сама была одним из пионеров V-NAND, а в сегменте ИИ-серверов многослойная упаковка уже стала стандартом благодаря HBM. Разница в том, что память и логика живут по разным правилам: перенести 3D-подход на вычислительные блоки сложнее из-за тепла, вариативности параметров и более плотных межсоединений.

Крупные игроки ищут обход одного и того же ограничения разными путями. Intel продвигает RibbonFET и PowerVia в рамках перехода к новым узлам, TSMC делает ставку на N2 и дальнейшее развитие 3D-стекинга на уровне упаковки, а Rapidus в Японии обещает быстро довести 2-нм производство до коммерции. На этом фоне Samsung пытается показать, что у нее есть не только память и контрактное производство, но и собственный маршрут к следующему этапу миниатюризации логики.

Отдельный мотив понятен и без прямых заявлений. Samsung Foundry в последние годы уступала TSMC по масштабу внешних заказов и стабильности освоения новых техпроцессов. По оценке TrendForce, доля TSMC на рынке контрактного производства в 2025 году превышала 60%, тогда как Samsung оставалась на втором месте с заметно меньшим показателем. Демонстрация 3DSFET не меняет этот баланс немедленно, но дает компании аргумент в переговорах о будущих ИИ-чипах.

Рынок для таких решений большой и растущий. По прогнозам отраслевых аналитиков, расходы на ускорители для ИИ и связанную серверную инфраструктуру в ближайшие годы будут измеряться уже сотнями миллиардов долларов, а спрос смещается в сторону более плотных и экономичных вычислений. Если 3D-логика позволит заметно увеличить число транзисторов на той же площади, выигрыш получат сразу три метрики: энергопотребление, пропускная способность и себестоимость вычисления.

Ближайшая проверка для Samsung будет прикладной. Если компания покажет SRAM и другие тестовые блоки в 2027 году, станет понятнее, можно ли переводить идею из исследовательской стадии в производственную. До массового применения путь длинный, но именно такие промежуточные демонстрации обычно и определяют, кто первым доведет 3D-логику до реальных чипов, а кто ограничится конференционным рекордом.