TSMC представила экспериментальную архитектуру памяти, которую можно размещать в слоях межсоединений процессорного чипа. Она использует ячейки из одного транзистора и одного конденсатора, что позволяет хранить больше данных на той же площади.
Обычная ячейка SRAM состоит из шести транзисторов и занимает больше места. В решении TSMC применён аморфный оксидный полупроводник: он снижает токи утечки и позволяет формировать память, не повреждая слои чипа. Технология может стать более компактной альтернативой SRAM.
Экспериментальный образец работал при напряжении 0,75 В и сохранял данные более 128 мс. Цикл чтения и записи занимал менее 8 нс, а заявленная выносливость превысила 100 трлн циклов.
Ранее появлялись сообщения о планах TSMC заняться 3D DRAM, однако компания их не подтвердила. Представленная память тоже использует вертикальное размещение ячеек, но отличается от традиционной многослойной DRAM. Сроки коммерческого внедрения технологии не объявлены. Ранее Nvidia попросила TSMC разработать планы 3D DRAM.